Contribution à la compression d'images par quantification vectorielle : algorithmes et circuit intégré spécifique

par Nabil Akrout

Thèse de doctorat en Traitement de l'image

Sous la direction de Rémy Prost.


  • Résumé

    La première partie du mémoire déc rit le développement d'algorithmes ong1naux très rapides de génération des catalogues nécessaires à la quantification vectorielle. Une compara1son de nos algorithmes avec les algorithmes classiques est également réalisée. Ensuite, nous proposons une méthode de quantification vectorielle hiérarchique adaptée à l'analyse de l'image en sous-bandes. Après décomposition pyramidale de l'image en image sous-bandes, on procède à la quantification vectorielle directionnelle des sous-bandes avec des mots codes de forme et de taille adaptées à la résolution et à la direction des détails. La deuxième partie de ce mémoire définit une architecture originale de circuit CMOS à grande échelle d'intégration pour la quantification vectorielle. Le débit d'entrée maximal a été fixé à 15 M pixels/seconde, afin de s'intégrer dans la lignée des circuits existants tout en restant dans un domaine de faisabilité acceptable. Seul un parallélisme massif peut satisfaire la contrainte de vitesse. Cependant, pour limiter la surface de silicium, nous avons proposé un traitement original avec une architecture "bit-série" pipeline et un fort parallélisme au niveau du calcul des distances. Architecture de ce circuit a été brevetée (brevet d'invention n° 9402482).

  • Titre traduit

    = Image compression by vector quantiza tion : algorithms and vlsi using a real-time bit-serial systolic architecture


  • Résumé

    Recently, Vector Quantization (VQ) has received considerable attention and become an effective tool for image compression. It provides High compression ratio and simple decoding process. However, studies on practical implementation of VQ have revealed some major difficulties such as edge integrity and code book design efficiency. After doing the state-of-the-art in the field of Vector Quantization, we focus on: - Iterative and non-iterative code book generation algorithms. The main idea of non-iterative algorithms consists of creating progressively the code words, during only one scanning of the training set. At the beginning, the code book is initialized by the first vector found in the training set, then each input vector is mapped into the nearest neighbor codeword, which minimizes the distortion error. This error is then compared with per-defined thresholds. The performance of iterative and non-iterative code book generation algorithms are compared: the code books generated by non-iterative algorithms require less than 2 percent of the time required by iterative algorithms. - To propose a new procedure for image compression as an improvement on vector quantization of sub-bands. Codewords having vertical and horizontal shape will be used to vector quantize the high-frequency sub-images, obtained from a multiresolution analysis scheme. The codewords shapes take into account the orientation and resolution of each subband details in order to -preserve edges at low bit rates. Their sizes are defined according to the correlation distances in each subband for the horizontal and vertical directions. - The intensive computational demands of vector quantization (V. Q. ) for important applications in speech and image compression have motivated the need for dedicated processors with very high throughput capabilities. Bit-serial systolic architectures offer one of the most promising approaches for fulfilling the demanding V. Q. Speed requirements in many applications. We propose a novel family of architectural techniques which offer efficient computation of Manhattan distance measures for nearest neighbor code book searching. Manhattan distance requires much less computation and VLSI chip area, because there is no multiplier. Compared to Euclidean distance. This gave rise to the idea of implementing Manhattan distance directly in hardware for real-time image coding. Very high V. Q. Throughput can be achieved by a massive parallelism. Therefore, it requires an important VLSI chip area. To avoid this difficulty, we carry out a "bit-serial" pipelined processing for nearest neighbor code book searching. This architecture is more suitable for real-time coding. Several alternative configurations allow reasonable tradeoffs between speed and VLSI chip area required.

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Informations

  • Détails : 2 vol. (243 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p

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  • Bibliothèque : Institut national des sciences appliquées (Villeurbanne, Rhône). Service Commun de la Documentation Doc'INSA.
  • Disponible pour le PEB
  • Cote : C.83(1918)(I),C.83(1918)(II)
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