Définition et optimisation de l'interconnexion dans un processeur spécialisé à commande synchrone

Definition and optimisation of unit interconnection in dedicated synchronous processor

• Auteur / Autrice : Cécile Carrière
• Direction : Fernand Boeri
• Type : Thèse de doctorat
• Discipline(s) : Sciences de l'ingénieur
• Date : Soutenance en 1992
• Etablissement(s) : Nice
• Jury : Président / Présidente : Fernand Boeri
• Jury : Examinateurs / Examinatrices : Roland Airiau, A. Croizier, P. Sarazin
• Jury : Rapporteurs / Rapporteuses : Michel Auguin, Michel Israël

Mots clés

Mots clés contrôlés

Algorithmes gloutons

Architecture des ordinateurs

Résumé

L'objectif du travail présenté dans ce mémoire est de proposer une chaine de traitement permettant d'accomplir la synthèse de l'interconnexion de processeurs spécialisés dans le cadre de méthodes d'aide à la conception. Le rôle de ces dernières est de produire, à partir de la description algorithmique ou comportementale du système que l'on désire synthétiser, une réalisation physique qui réponde au comportement et aux contraintes de coût spécifiés par le concepteur. Le problème traité dans le cadre de la thèse à définir et à minimiser les différents éléments qui composent l'interconnexion, permettant ainsi aux informations, échangées entre les unités fonctionnelles, de transiter sans conflit. Ceci se traduit par la détermination des unités de mémorisation, des multiplexeurs et des liens physiques entre toutes les unités. Lors de cette étude, différentes techniques de résolution sont analysées. Les premières minimisent uniquement le nombre d'unités de mémorisation (algorithme glouton, coloriage d'arcs) ce qui tend à augmenter significativement le nombre de multiplexeurs et de liens physiques. Pour remédier à cet inconvénient, une nouvelle technique, prenant en compte des critères de connectique et utilisant les maximums compatibles a été développée. Ces différentes techniques ont été intégrées à la méthode CAPSYS (conception assistée de processeurs synchrones spécialisés) dont l'objectif est de fournir à l'utilisateur une aide à la conception d'architectures de processeurs VLIW spécialisés

The aim of this work is to define the subtasks needed to realize interconnexion allocation of specific processor in computer aided design tools. From a behavorial of algorithmic description of a system, these tools produce hardware implementations which satisfies any constraints imposed with respect to some design goals. The problem developed in this thesis consists in defining ad minimizing the hardware elements which ensure, whithout conflict, data transfers between functional units. Register files, multiplexers, physical links compose this structure. During this work, many technics are considered. The first ones, based on the greedy and edge coloring algorithms, minimize only the register file number. However, the main disadvantage is that multiplexers and physical link bnumbers tend to increase. In order to reduce this drawback, we propose a new technic which take connectic criterion into account and uses the maximum compatible class method. All these technics are introduced in CAPSYS method (Conception assistée de processeurs synchrones spécialisés) which is a computer aided design tool for specific VLIW processor generation